Tutorial Xilinx ISE 9.2i FPGA

Tutorial Xilinx ISE 9.2i FPGA

Pada lampiran ini disajikan tutorial singkat menggunakan perangkat lunak Xilinx ISE 9.2i. Sebagai contoh sederhana, tutorial ini akan membahas tentang gerbang logika or dan and.

Membuat Project Baru

1. Buka Xilinx ISE 9.2i dengan cara klik dua kali pada ikon Xilinx ISE 9.2i yang terdapat pada desktop atau klik pada Start > All Programs > Xilinx ISE 9.2i > Project Navigator.

2. Setelah tampil jendela awal Xilinx ISE, Klik File > New Project.


3. Beri nama dan tentukan direktori penyimpanan project. Pilih HDL sebagai Top-Level Source Type. Klik Next.

4. Muncul jendela Device Properties.

Pilih value berikut:
• Product Category: All
• Family: Spartan3E
• Device: XC3S500E
• Package: FG320
• Speed: -4
• Synthesis Tool: XST (VHDL/Verilog)
• Simulator: ISE Simulator (VHDL/Verilog)
• Preferred Language: VHDL
Klik Next.
5. Abaikan jendela Create New Source. Klik Next.
6. Abaikan jendela Add Existing Source. Klik Next.
7. Pada jendela Project Summary, klik Finish.
Project selesai dibuat.

Membuat File Source VHDL (Tahap Design Entry)
1. Pada jendela project,

Klik Project > New Source, atau klik kanan pada kolom jendela Source kemudian klik New Source.



2. Pada Jendela Select Source Type, pilih tipe VHDL Module dan beri nama file source. Klik Next.


3. Selanjutnya Muncul jendela Define Module.

Jika sudah mempelajari tentang VHDL, membuat program VHDL akan cenderung lebih mudah tanpa bantuan (wizard). Maka abaikan saja jendela bantuan ini. Klik Next.
4. Pada jendela Summary, klik Finish.
5. File source telah terbentuk di dalam project. Pada layar tab file source tersebut, hapus semua kode program yang diberikan oleh wizard.

Ganti dengan listing program berikut.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity aaaa is
    Port ( a : in  STD_LOGIC;
           b : in  STD_LOGIC;
          penjumlahan : out  STD_LOGIC;
          perkalian : out  STD_LOGIC);
end aaaa;
architecture Behavioral of aaaa is
begin
penjumlahan <= a or b;
perkalian <= a and b;
end Behavioral;


6. Setelah program selesai dituliskan, cek sintaks dengan cara klik opsi Synthesize – ISE > Check Syntax pada kolom jendela Processes.

Jika sintaks benar, maka akan muncul tanda cek dengan bulatan berwarna hijau.
Jika tdak ada eror, maka kita dapat melihat rangkaian dari sintak diatas, yaitu dengan cara klik ada view RTL schematik.

Hasilnya seperti ini :







Simulasi Desain (Tahap Behavioral Simulation
Setelah selesai melakukanengecekan pada sintaks dan schematik maka langkah selanjutnya adalah melakukan simulasi pada program di atas, yaitu dengan cara:
1. Perhatikan kolom jendela Sources.

Ganti opsi source for menjadi source for: Behavioral Simulation.
2. Buat file source Test Bench Waveform. Klik
2. Buat file source Test Bench Waveform. Klik Project > New Source.
3. Pada jendela Select Source Type, pilih tipe Test Bench WaveForm dan beri nama file source.

Klik Next.
4. Pada jendela Associate Source, sesuaikan file test bench waveform dengan source VHDL. Klik Next.
5. Pada jendela Summary, klik Finish.
6. Muncul jendela Initialize Timing, kemudian pilih combinatorial (or interal clock).

Setelah itu Klik Finish.
7. Atur logika masukan pada jendela waveform.

8. Simpan file test bench waveform (File > Save).
9. Klik tab Processes dan buka hirarki Xilinx ISE Simulator hingga tampak opsi Simulate Behavioral Model. Klik dua kali pada opsi tersebut.

10. Hasil simulasi ditampilkan. Cek apakah sesuai program atau tidak!


Jika tampilan sudah seperti di atas berati program dan simulasi sudaha berhasil.
Demikian tutorial menggunakan  Xilinx ISE 9.2i. mudah-,udahan bermanfaat.